核心思路

课件第 13 页给出 DDS 的特点：数字控制灵活、相位连续、频率转换快，但杂散可能较大。

下面是补充的典型 DDS 数学模型：用 $B$ 位相位累加器，每个时钟周期加频率控制字 $M$，则

$$ \phi[n+1]=(\phi[n]+M)\bmod 2^B,\qquad f_{\mathrm{out}}=\frac{M}{2^B}f_{\mathrm{clk}}. $$

理论频率步进为 $\Delta f=f_{\mathrm{clk}}/2^B$。这是假设理想相位累加与时钟的名义分辨率，不代表实际频率准确度或无杂散范围。

为什么切换快，却有杂散

• 改变 $M$ 通常无需等待模拟 PLL 重新捕获；相位累加器不清零时可以保持相位连续。
• 有限字长造成相位截断和量化误差；DAC 非线性、镜像、时钟馈通产生离散杂散。
• DDS 输出受采样频率、模拟重建滤波及 DAC 带宽约束。不是“设置任意高的 $f_{\mathrm{out}}$ 都可用”。

与 PLL 对照

DDS 擅长细分辨率、快速相位/频率控制；PLL 常用于高频输出与低杂散/高输出功率设计。工程产品常组合二者，选型需比较相位噪声、SFDR、切换时间等规格。

来源：课件 PDF 第 13 页；相位累加公式属于典型结构补充。

课件图核对

第 13 页的地址寄存器输出反馈给加法器，形成数字相位累加。更换相位增量时，保留寄存器当前相位状态即可避免人为复位造成的相位跳变。